`timescale 1ns / 1ns
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/09 08:48:36
// Design Name: 
// Module Name: tb_uart
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

`define CLK_HALF_PERIOD 10;

module tb_uart();



reg clk,rst;

initial begin
    rst = 1;
    #100;
    @(posedge clk )rst = 1; 
end

always begin
    clk = 0;
    #`CLK_HALF_PERIOD;
    clk = 1;
    #`CLK_HALF_PERIOD;
end

endmodule
